2026国外电路与系统研究会上，华为公司董事、半导体业务部总裁何庭波在题为《半导体新旅途探索与实行》的主旨演讲中，精雅发表了这一定律。这是中国在巨匠半导体畛域初次建议指点产业发展的新原则。展望到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

之后，由何庭波签字的论文《ATimeScalingTheoryforMulti-LayerElectronicSystems》已提交至中国科学院科技论文预发布平台，论文详备先容了“韬（τ）定律”。

“韬（τ）定律”是自登纳德缩放定律以来，首个在统统这个词算计栈成就长入优化方针的缩放旨趣。该定律不再将晶体管面积，而是将“时刻”自己当作时刻跳跃的中枢揣度方针，接管单一特征时刻常数τ当作长入优化方针，袒护从单个开关晶体管到数据中心责任负载、跨越十二个数目级的统统这个词算计体系。

论文展示了两个量产级别的考证案例：在迁徙SoC方面，逻辑折叠时刻在换取器件节点下，终廓清晶体管密度55%的阶跃式升迁，以及41%的能效增益；在AI系统方面，由具备内存语义长入总线架构、近封装Hi-ONE光学I/O，以及edge-to-surface3D折叠时刻共同组成的协同预见打算时刻栈，展望到2035年将终了杰出100倍的硬件集成度增长。

这篇论文不仅夸耀了华为畴昔十年的部分芯片发展蹊径，也指明了多个时刻处所。

▌混杂键合与TSV

畴昔十年，逻辑折叠时刻展望将从局部关键旅途折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层致使更多有源层堆叠。

这一演进将有赖于两大时刻相沿：一是低温混杂键合时刻，有助于放宽各堆叠层之间的热预算条目；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可开释杰出30%高层布线资源。

2026-2035年，晶体管密度展望将升迁至接近致使杰出每每每毫米4亿个晶体管（400MTr/mm²）。同期，逻辑折叠时刻还将显赫升迁麒麟芯片CPU中枢频率，并为迈向4GHz致使更高频率铺平说念路。这一时刻蹊径图不仅在时刻上可行，在资本层面也具备经济可行性。

▌3D堆叠

论文指出，B体育官方网站首页入口3D堆叠的发展将是势必。

“扇出窘境”将导致2.5D扇出型封装扩张能力受阻，而3D堆叠则将处理这一窘境，封装将酿成垂直集成堆栈，内存、互连集结、供电与逻辑电路王人能同步扩张。

其也给出了较为明确的时刻线：省略在2030年往时，昇腾超节点家具线（包括2025年的昇腾910C、2026年的昇腾950，以及后续的昇腾990）仍将依赖一系列练习时刻组合：Chiplet、2.5D扇出，以及基于微凸点（micro-bump）和按次间距混杂键合的3D堆叠。

2030年傍边，昇腾990将初次把逻辑折叠时刻引入AI加快器畛域；自那之后，3D堆叠将成为2035年前α（性能扩张所有）的主要承载形貌。沿着这一时刻旅途，到2035年，硬件集成度展望将升迁杰出100倍，而τ（延长/时刻常数）的下落将漫衍在统统这个词堆栈的各个层级中，而不再只是靠拢于器件层面。

▌从铜互连到光互联

论文建议，在每颗AI芯片400Gb/s的带宽水平下，铜缆互连仍然是练习、可靠且易于终了的决议。但当单芯片带宽升迁至数Tb/s级别时，铜互连在物理层面将难认为继。

由此，华为半导体开荒了高密度光互连节点引擎（High-densityOptical-interconnect-NodeEngine，Hi-ONE）——一种近封装光引擎。该决议可为每个模块提供8Tb/s带宽，并通过单条光链路终了与AI芯片UB带宽相匹配的传输能力。它将SerDes（电串行器）所需传输距离从约100厘米裁减至约5厘米，并将传输距离从不及1米扩张至100米，从而使面向漫衍式、吉瓦级数据中心的高密度互连在物理上的确具备可终了性。

值得留心的是，何庭波在论文终末直言，畴昔资金应当宠爱τ，而不是只是奴隶制程工艺节点——竞争上风不再单纯依赖起始进光刻工艺B体育官方网站首页，从政策地位来说，封装时刻、内存带宽和互联架构预见打算如今也和先进制程节点一样垂死。